您好, 歡迎來(lái)到化工儀器網(wǎng)
寄存器傳輸級(jí)的低功耗設(shè)計(jì)方法
自集成電路問世以來(lái)，設(shè)計(jì)者在單個(gè)芯片上集成的晶體管的數(shù)量呈現(xiàn)出令人驚訝的增長(zhǎng)速度。近30年，集成電路的發(fā)展一直遵循著“摩爾定律”：集成在芯片上的晶體管的數(shù)量每18個(gè)月就翻一番，芯片成本也相應(yīng)下降。
在半導(dǎo)體工藝水平不斷進(jìn)步的同時(shí)，以電池供電的手持設(shè)備和膝上電腦也迅速普及，系統(tǒng)的功耗有時(shí)已經(jīng)成為系統(tǒng)設(shè)計(jì)首要考慮的因素，因此，低功耗設(shè)計(jì)成為發(fā)展移動(dòng)系統(tǒng)必然要解決的問題。
集成電路的低功耗設(shè)計(jì)分為系統(tǒng)級(jí)、寄存器傳輸級(jí)、門級(jí)、電路級(jí)四個(gè)層次，而在這其中，寄存器傳輸級(jí)的低功耗設(shè)計(jì)對(duì)優(yōu)化整個(gè)系統(tǒng)功耗的貢獻(xiàn)達(dá)到20%-50%，這是非常巨大的比例。因而，在寄存器傳輸級(jí)進(jìn)行低功耗設(shè)計(jì)是非常值得，也是很有必要的。
集成電路中功耗的來(lái)源
目前，CMOS工藝在集成電路特別是數(shù)字IC中應(yīng)用得很普遍。由于CMOS電路在輸入穩(wěn)定的時(shí)候總有一個(gè)管子截止，所以它的靜態(tài)功耗在理想情況下應(yīng)該是零，但這并不代表靜態(tài)功耗真的為零，實(shí)際上CMOS電路的靜態(tài)功耗就是指電路中的漏電流(這里不考慮亞閾值電流)。
CMOS電路功耗的主要來(lái)源是動(dòng)態(tài)功耗，它由兩部分組成：開關(guān)電流和短路電流。所以，整個(gè)CMOS電路的功耗為：
P=P(Turn)+P(leakage)+P(short)
其中，P(Turn)是開關(guān)電流I(Turn)產(chǎn)生的動(dòng)態(tài)功耗；P(short)是動(dòng)態(tài)情況下P管和N管同時(shí)導(dǎo)通時(shí)的短路電流I(short)產(chǎn)生的動(dòng)態(tài)功耗；而P(leakage) 是由擴(kuò)散區(qū)和襯底之間的反向偏置漏電流I(leakage)產(chǎn)生的靜態(tài)功耗。如圖1所示。